译码电路设计：

由于该微处理器系统的地址总线为$A0\sim A15$,数据总线为$D0\sim D7$,控制总线中有存储器访问信号、读信号和写信号。因此，我们需要设计相应的译码电路来处理这些信号。

SRAM有4片，每片SRAM的地址范围为$8000H$到$9535H$。因此，我们需要设计4个译码器，分别对应不同的地址范围。每个译码器的输出可以是高电平(通常使用与三极管相反的逻辑状态),或者低电平(通常使用与三极管相同的逻辑状态)。

为了实现连续的16KB存储系统，我们需要将4个译码器的输出连接在一起。这可以通过使用适当的逻辑门(如AND、OR、NOT)来实现。例如，我们可以将第一个译码器的输出与第二个译码器的输出连接在一起，以确保第一个译码器处于高电平时，第二个译码器也处于高电平。同样，我们可以将第二个译码器的输出与第三个译码器的输出连接在一起，以确保第二个译码器处于高电平时，第三个译码器也处于高电平。最后，我们可以将第三个译码器的输出与第四个译码器的输出连接在一起，以确保第三个译码器处于高电平时，第四个译码器也处于高电平。

SRAM的地址范围：

每片SRAM的地址范围为$8000H$到$9535H$。这是因为SRAM的地址总线从$8000H$开始，到$9535H$结束。为了实现连续的16KB存储系统，我们需要将SRAM的地址范围分为16个区间，每个区间的长度为64KB。因此，每片SRAM的地址范围为：

$8000H \sim 8640H$

$8640H \sim 9280H$

$9280H \sim 9920H$

$9920H \sim 10560H$

$10560H \sim 11280H$

$11280H \sim 12040H$

$12040H \sim 12680H$

$12680H \sim 13320H$

$13320H \sim 13960H$

$13960H \sim 14680H$